セルの階層とダイの枚数は別の単位

3D NANDの数百層と、HBMの複数枚のDRAMダイ。どちらも「積層」と呼ばれるが、数えているものは違う。前者は主に一つのメモリアレイ内部に作るセルの階層、後者は完成した半導体ダイの枚数である。さらにNANDでは、その内部が立体化したダイをパッケージ内で重ねることもある。層・枚・ビットを分けると、大容量化のニュースを製造工程と回路の言葉で読み直せる。

FIG.01CELL LAYERS vs STACKED DIES

左は一つの3D NANDアレイ内のセル層、右は複数の完成ダイを積む概念を示す独自の定性的模式図。実際の層数・寸法・接続方式を表さず、選択ゲートや周辺回路などを省略している。

セルの階層と、ダイの枚数を分ける

ダイは、ウエハー上に形成した回路を個片に切り分けた半導体チップである。3D NANDのセル層数は、そのダイのメモリアレイが縦方向に持つ記憶セルの段数を表す。これに対し、パッケージの積層枚数は、個片のダイを何枚収めたかを示す。セル層数が多いダイを複数枚積むこともできるので、二つは排他的な方式ではない。

HBMではDRAMダイを重ね、TSVなどで上下を接続する。NANDの縦型チャネルは、積み重ねた完成チップを接続するTSVとは役割が違う。チャネルそのものが各段のセルをつなぐ素子の一部である。本稿の比較は、この構造単位の違いに限る。NANDとDRAMの速度や用途の優劣を、積んだ数で決めることはできない。

たとえば資料の図に複数の板が描かれていても、それだけではセル層なのかダイなのかを判定できない。板を貫く線がチャネルなのか、チップを接続する配線なのか、周辺回路がどこにあるかまでラベルを読む。外観の似た模式図でも、製造途中の断面と完成パッケージでは縮尺も工程も違う。本図はその二つを別枠にした。

NANDは、セルを縦に連ねる

NAND型フラッシュは、電荷蓄積部に保持した電子によってセルのしきい値電圧が変わることを利用する。読み出しでは、加えたゲート電圧に対して電流が流れるかを調べ、記憶状態を判定する。複数のセルトランジスタを直列につないだ単位がストリングである。3D化は、このつながりを縦方向へ延ばす構造として理解できる。

代表的な縦型構造では、横に広がるワード線の層を、縦のチャネルが貫く。各ワード線がチャネルを囲む位置にセルができ、同じ柱の高さ方向にセルが並ぶ。図の横線は完成したダイの境界ではなく、ゲートとして働く層である。選択ゲートやダミー部分も必要なため、断面に見える膜の総数を、そのまま記憶セル層数と読み替えない。

平面NANDで面積当たりのセル数を増やすには、横方向の微細化が中心となる。3D NANDは、縦方向にもセルを配置することで密度を高める。ただし横方向の設計が不要になるわけではない。柱の太さや配置間隔を変えれば、同じ面積に収まるストリング数も変わる。

完成した回路を一段ずつ作る方式ではない

キオクシアのBiCS FLASH解説は、板状の層を積み、そこを貫く穴を形成し、穴の内側に電荷蓄積膜やチャネルを作る一括加工の考え方を示している。完成した平面メモリー回路を一層ごとに作り直して重ねる説明では、この製造上の要点が抜ける。

SK hynixの公開解説も、窒化膜と酸化膜の多層膜にチャネルホールを開け、内壁へ蓄積膜やポリシリコンなどを形成する流れを説明している。工程にはゲート形成や層の置換などが含まれ、具体的な材料・順序は方式によって異なる。ここで共通するのは、先に多層構造を用意し、複数段に関わる縦方向の加工を行うという発想である。

一括加工は、層を増やしても製造負担が増えないという意味ではない。成膜する量や穴の深さは構造に応じて変わる。工程をまとめられる利点と、背の高い構造を均一に作る負担を同時に見る必要がある。

層を増やすほど、深い穴の形が効いてくる

穴の深さを幅で割った値をアスペクト比という。同じ幅で深く掘るほど、その比は大きくなる。東京エレクトロンは2023年6月9日の発表で、400層超の構造を対象とした深さ10µmのメモリチャネルホール加工を紹介している。これは同社が発表した技術の具体例であり、すべてのNAND製品の深さや工程を示す値ではない。

深い穴では、上部と下部の形状をそろえ、後から必要な膜やチャネルを形成できる空間を確保することが課題になる。層を増やす設計は、成膜とエッチングを切り離して決められない。深くして密度を稼ぐ案と、各層の間隔や横方向の配置を調整する案では、必要になる製造上の工夫が異なる。

SK hynixの2026年7月の資料は、積層構造の高さだけでなく、縦方向のセル間隔を縮める方向にも言及している。高さを抑えながら段数を増やす考え方である。ただし隣接セルの距離も近づくため、電気的な相互作用を含む素子設計が必要になる。層数の増加を、単純な高さの増加と同一視しないことが重要である。

容量は「層数」だけで決まらない

容量を見るときは、セルの数と、一つのセルで表すビット数を分ける。TLCは3ビット、QLCは4ビットを一つのセルに持たせる方式であり、3層・4層という意味ではない。ビット数を増やすと、区別すべき記憶状態の数も増える。この多値化と、セルの段数を増やす立体化は別の設計軸である。

さらに同じセル層数でも、ダイ面積、柱の配置、実際にデータを記録する領域の割合が違えば、ダイ当たりの容量は変わる。キオクシアは、セルアレイと周辺CMOS回路を別のウエハーで形成して接合するCBA技術も紹介している。セルを積むこと、周辺回路との配置を変えること、ダイをパッケージに積むことは、それぞれ異なる階層の工夫である。

したがって発表資料では、まず層数が何を数えるか、次にダイ当たりの容量と面積、セル当たりのビット数、最後にパッケージ内のダイ枚数を確認する。製造の観点なら穴と膜、回路の観点ならセルと周辺回路、実装の観点ならダイ間接続へ視点を移す。同じ「積層」という言葉を分解するだけで、技術開発の担当範囲と設計上の選択が見える。

製品を比較する場合にも、層数が少ないという理由だけで旧式と決めつけない。記憶密度を問うなら同じ面積で比べる必要があり、実装の小ささを問うならパッケージ全体を見る必要がある。容量と転送速度も別の指標である。セル層の追加が、そのまま外部との信号線を増やすわけではないため、層数から帯域幅を計算することもできない。比較したい性能に対して、分母と構造単位をそろえるのが出発点である。

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参照した公開資料

本文は以下の公開資料を出発点に、編集部が技術的な背景を整理したものです。

本記事は記事末尾に掲げた公開資料のみを参照しています。特定企業・顧客の非公開情報は使用していません。