6T SRAMセルと1T1C DRAMセルの比較

SRAMはキャッシュ、DRAMはメインメモリに使われる、と覚えるだけでは設計上の違いを説明できない。二つを分ける出発点は、一ビットをどの物理状態として保持するかである。代表的な6T SRAMは、互いに状態を支える二つのインバータを使う。代表的な1T1C DRAMは、一個のアクセストランジスタと一個のキャパシタに電荷を蓄える。素子数の差が、速度、面積、リフレッシュ、周辺回路の役割を連鎖的に変える。

FIG.016T SRAM AND 1T1C DRAM / SCHEMATIC

代表的な6T SRAMセルと1T1C DRAMセルの保持方式を対比した定性的な模式図。寸法、配線数、性能比は実製品を表さない。

「Static」は電源を切っても残る、という意味ではない

6T SRAMセルでは、二つのCMOSインバータを交差接続し、一方が高ければ他方が低いという二つの安定状態を作る。残る二個のアクセストランジスタは、ワード線で選ばれたときに内部ノードを一対のビット線へつなぐ。電源が供給されている間は帰還回路が状態を支えるため、保持のための周期的なリフレッシュを必要としない。

ここでStaticは、電源なしで記憶を保つ不揮発性を意味しない。SRAMもDRAMも通常は揮発性であり、電源を失えばデータは消える。StaticとDynamicの違いは、電源投入中に一ビットの状態を回路の帰還で保つか、漏れていく電荷として保つかにある。

DRAMは一ビットを小さくする代わりに、電荷の世話をする

1T1C DRAMセルでは、ワード線が一個のアクセストランジスタを開き、キャパシタをビット線へ接続する。キャパシタの電荷量が一ビットの状態を表す。MicronのDDR5解説も、DRAMセルを一個のキャパシタと一個のトランジスタで構成されるものと説明する。セル内の能動素子を減らせるため、多数のビットを同じ面積へ並べやすい。

ただし電荷は接合やトランジスタを通じて少しずつ漏れる。そこで、内容が失われる前に行を選択して検出し、同じ値を書き戻すリフレッシュが必要になる。MicronのFAQが示すように、DRAMでは行の読み書きもリフレッシュと同じ回復作用を持ち得る。リフレッシュはセルを小さくした代償を周辺回路と制御へ移す仕組みである。

読み出しでも、二つのセルは同じ動きをしない

SRAMの読み出しでは、あらかじめ整えたビット線へセルを接続し、左右のわずかな差をセンスアンプで判定する。内部の双安定状態を壊さないことが重要であり、アクセストランジスタとインバータの強さの関係が読み出し安定性に関わる。『六個あるから速い』のではなく、保持回路が状態を能動的に支え、外部のリフレッシュ待ちを要しない構成が低遅延化に向く。

DRAMでは小さなキャパシタと大きなビット線の間で電荷を分け、微小な電圧差をセンスアンプで増幅する。MIT OpenCourseWareは、この読み出しでセルの情報が崩れるため、検出した値を書き戻す必要があると説明する。最初の行アクセスには時間がかかる一方、開いた同じ行の列アクセスは速くできる。単純な『DRAMは常に遅い』という二分法では足りない。

セル面積だけで、チップ全体の大きさは決まらない

6T SRAMは一ビットに複数のトランジスタと配線を置くため、1T1C DRAMよりセル面積を縮めにくい。IBMのPOWER7技術資料も、従来型SRAMの一ビットセルには最小六個のトランジスタが必要で、同社のオンチップeDRAMはより少ない構成要素で面積を抑えられると説明する。ここから言えるのは構造上の方向であり、異なる製造世代の製品面積を六対一で予測できるという意味ではない。

実際のメモリには、行・列デコーダ、プリチャージ回路、センスアンプ、書き込み回路、冗長回路などが加わる。DRAMではキャパシタを三次元的に形成する工程とリフレッシュ制御が必要で、SRAMではセルのノイズ余裕や低電圧での読み書き成立が課題になる。セルの単純さとチップ全体の単純さは同じではない。

キャッシュとメインメモリの配置は、交換条件の使い分けである

プロセッサに近いキャッシュは、容量を限定してでもアクセス遅延を小さくしたい。そのためオンチップSRAMが広く使われる。メインメモリは、より多くのデータを現実的な面積とコストで保持したいのでDRAMが適する。MITの講義資料は、よく使うデータをSRAMキャッシュへ置き、容量の大きいDRAMと組み合わせるメモリ階層を説明している。

この配置は固定した物性ランキングではない。IBM POWER7のようにオンチップキャッシュへeDRAMを使う例もあり、用途、製造技術、容量、遅延、消費電力の条件で選択は変わる。SRAMかDRAMかを製品名だけで判断せず、どの階層で、どの容量と待ち時間を求めているかを先に読む必要がある。

技術資料では「セル」「アレイ」「インターフェース」を分けて読む

比較表を見るときは、まず一ビットセルの保持方式を確認する。次に、アレイでワード線とビット線がどう共有され、読み出し後の復元や周期的なリフレッシュが必要かを見る。最後に、外部インターフェースの帯域、行バッファ、バンク並列性を読む。DDRの転送速度はDRAMセル一個の読み出し時間と同じ指標ではない。

SRAMとDRAMの違いは、速い対遅い、安い対高いという暗記表ではなく、素子数と保持方式から始まる設計の交換条件である。6Tは状態を支える回路をセルへ置き、1T1Cは小さなセルと引き換えに検出・復元・リフレッシュを周辺へ置く。この境界を押さえると、キャッシュ、HBM、eDRAMの説明も同じ地図上で読める。

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参照した公開資料

本文は以下の公開資料を出発点に、編集部が技術的な背景を整理したものです。

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